// `timescale 1ns/1ps

// module vga_top_tb ();

// reg clk;
// reg rst_n;
// wire								vga_clk			;
// wire								h_sync			;
// wire								v_sync			;

// wire		[ 4:0 ]				rgb_r;
// wire		[ 5:0 ]				rgb_g;
// wire		[ 4:0 ]				rgb_b;
// reg			[ 2:0 ]			key			;


// vga_top u_vga_top(
//     .clk     ( clk     ),
//     .rst_n   ( rst_n   ),
//     .key     ( key     ),
//     .vga_clk ( vga_clk ),
//     .h_sync  ( h_sync  ),
//     .v_sync  ( v_sync  ),
//     .rgb_r   ( rgb_r   ),
//     .rgb_g   ( rgb_g   ),
//     .rgb_b   ( rgb_b   ),
//     .led     ( led     )
// );



// localparam CLK_PERIOD = 20;
// always #(CLK_PERIOD/2) clk=~clk;

// initial begin
//     rst_n<=1'b0;
//     clk<=1'b0;
//     # CLK_PERIOD;
//     rst_n<=1;
//     key <= 3'b111;
//     # (CLK_PERIOD);
//     key <= 3'b011;
//     # (CLK_PERIOD * 1_00);
//     key <= 3'b111;
//     # (CLK_PERIOD * 50_000_0);
//     $stop;
// end

// endmodule